FPGA
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适用于先进SoC、FPGA和微处理器的低电压、大电流设计解决方案
本文讨论了各种高科技应用对先进电源解决方案的需求，比如需要多个低压电源来为DDR、内核、I/O设备等组件供电，而半导体集成度日益提高使得微处理器的耗电量越来越大。为此，业界迫切需要提升遥测能力，以便对电压、电流和温度等参数进行监测。本文介绍了一种双相降压型稳压器设计，其中集成了数字电源系统管理功能，致力于达成尺寸、效率、环路稳定性和瞬态响应等方面的关键目标。
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FPGA时序收敛五步法：静态时序分析到逻辑重布局的调试技巧
在FPGA设计中，时序收敛是决定系统稳定性的核心环节。面对高速信号（如DDR4、PCIe）和复杂逻辑（如AI加速器），传统试错法效率低下。本文提出"五步闭环调试法"，通过静态时序分析（STA）、约束优化、逻辑重构、物理调整和动态验证的协同，实现时序问题的快速定位与修复。
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FPGA多时钟域同步方案：异步FIFO深度计算与握手信号设计
在高速FPGA设计中，多时钟域（Multi-Clock Domain, MCD）数据传输是常见挑战。异步FIFO作为跨时钟域通信的核心组件，其深度计算与握手信号设计直接影响系统稳定性。本文从理论建模到工程实现，系统阐述关键设计要点。
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FPGA低功耗设计操作：时钟门控与电源关断的联合实现
在AIoT、边缘计算等场景中，FPGA的功耗已成为制约系统续航与散热的关键因素。传统低功耗设计多依赖单一技术，而时钟门控（Clock Gating）与电源关断（Power Shutdown）的联合应用，可通过动态管理硬件资源实现功耗的指数级下降。本文结合Xilinx UltraScale+与Intel Stratix 10系列FPGA，系统阐述两种技术的协同实现路径。
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基于FPGA的部分重配置技术：动态功能更新与资源管理
在航空航天、工业控制等高可靠性领域，系统需在运行中动态更新功能以适应任务变化，同时保持未修改模块的持续运行。传统FPGA全片重配置需中断系统运行，且配置时间长达数百毫秒。基于FPGA的部分重配置（Partial Reconfiguration, PR）技术通过仅更新局部逻辑，实现功能动态切换与资源高效管理，成为解决这一挑战的关键方案。
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Quartus Prime下Cyclone V FPGA片上存储器资源优化与布局策略
在5G通信、工业控制等高性能嵌入式系统中，Cyclone V FPGA凭借其低功耗与高性价比特性成为主流选择。其片上存储器资源（M10K和MLAB）的优化配置直接影响系统性能与资源利用率。本文基于Quartus Prime工具链，结合Cyclone V器件特性，提出一套从代码级到架构级的存储器优化与布局策略。
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基于Verilog HDL的FPGA数字电路设计：时钟域交叉同步模块实现与静态时序分析
在FPGA数字电路设计中，时钟域交叉（CDC）同步是确保多时钟系统稳定运行的核心技术。当数据在异步时钟域间传输时，若未采取有效同步措施，可能导致亚稳态传播、数据丢失或功能错误。本文结合Verilog HDL实现与静态时序分析（STA），探讨时钟域交叉同步模块的设计方法。
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构建一个智能的“乒乓对手”
作为一名本科电气工程专业的学生，我想要一种亲身实践的方式来更多地参与FPGA，因为我一直很享受与ELEC 326在一起的时光。这个项目特别突出，因为我喜欢游戏《pong》，也对游戏中的AI (npc和对手)的运作方式感兴趣。
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多通道PMIC用作单输出大电流PMIC
当今的电子器件，尤其是高性能处理器和FPGA，对电力的需求不断攀升。在此背景下，电源管理解决方案必须不断进化，以提供更高的电流并确保设计灵活性。本文探讨了如何将多通道电源管理集成电路(PMIC)用作单通道大电流电源。并联多个稳压输出可以提升总电流能力，同时保持严格的电压调节和热平衡。这种技术不仅简化了电源架构，而且增强了设计复用，减少了电路板空间，并改善了数字信号处理器、处理器、FPGA和微控制器等复杂电子器件中的热分布。
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FPGA实现AES加密算法：状态机控制与密钥扩展实操指南
在数据安全需求日益增长的今天，AES（高级加密标准）作为对称加密算法的代表，凭借其高安全性与高效性，在FPGA硬件加速领域占据核心地位。本文聚焦AES-256在FPGA上的实现，从状态机控制与密钥扩展两大核心模块出发，结合Verilog代码与工程实践，提供一套可落地的实操方案。
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DDR4控制器设计：FPGA时序约束与带宽优化方法论
在高速数据存储与处理场景中，DDR4控制器作为FPGA与内存之间的桥梁，其时序约束精度与带宽利用率直接影响系统性能。本文从时序约束核心参数、PCB布局优化、AXI协议调优三个维度，结合工程实践案例，系统阐述DDR4控制器设计方法论。
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FPGA中并行排序算法设计：BRAM分配与流水线控制技巧
在实时数据处理场景中，FPGA凭借其并行计算能力和硬件可重构特性，已成为实现高性能排序算法的核心载体。以金融高频交易系统为例，其要求在微秒级延迟内完成百万级数据排序，传统CPU架构难以满足需求，而FPGA通过并行排序算法与流水线控制的深度融合，可实现纳秒级响应。本文将结合BRAM资源分配策略与流水线控制技术，探讨FPGA并行排序算法的优化实现。
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基于Basys3的数字测距仪：采用传感器和FPGA逻辑，提供快速，准确，实时的距离测量
你有没有想过，停车传感器、障碍物探测机器人，甚至是自动水龙头等日常设备是如何如此准确地测量距离的?我想探索同样的想法，但使用FPGA来实现，其中一切都发生在硬件逻辑层面，而不是依赖于微控制器。这个项目就是这样开始的。
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光子集成电路与FPGA混合集成的挑战与突破
光子集成电路（PIC）凭借其高带宽、低功耗的优势，正成为5G基站、数据中心光模块的核心组件。而FPGA以其灵活可编程特性，在数字信号处理、通信系统等领域占据主导地位。两者的混合集成被视为突破算力与带宽瓶颈的关键路径，但技术融合过程中仍面临多重挑战。
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定制未来，共建生态，米尔出席安路研讨会
在数字化浪潮席卷全球的今天，FPGA技术正成为驱动创新的核心引擎。2025年11月12日，米尔出席安路科技2025 AEC FPGA技术沙龙·北京专场，与技术专家及行业伙伴齐聚一堂，探讨前沿技术趋势，解锁场景化定制方案，共建开放共赢的FPGA新生态!
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Altera CEO谈中国战略：30年深耕后的“双向创新”
11月5日，Altera在北京举办了媒体沟通会。这是自英特尔旗下FPGA业务被私募股权公司银湖资本收购多数股权并重新以“Altera”之名独立运营后，其新任CEO在中国的首次公开亮相。
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米尔与安路联合亮相VisionChina 2025，共推FPGA视觉方案
2025年10月28日，由机器视觉产业联盟主办的“2025深圳机器视觉展暨机器视觉技术及工业应用研讨会(Vision China)”在深圳国际会展中心(宝安)9号馆隆重启幕。展会以“VISION+AI赋能电子制造升级”为主题，聚焦人工智能与机器视觉技术在电子制造全产业链中的融合与创新，集中展示AI技术在提升视觉系统能力、突破行业应用瓶颈方面的前沿成果与解决方案。
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面向先进处理解决方案的低压大电流设计
为搭载先进系统级芯片(SoC)、FPGA及微处理器的工业、汽车、服务器、电信与数据通信应用提供运行保障
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移位加法替代乘法器：FPGA资源优化的高效实践
在FPGA设计中，乘法器作为核心运算单元，其资源消耗常占设计总量的30%以上。尤其在实现高精度计算或大规模矩阵运算时，DSP块的过度使用会导致时序收敛困难和成本上升。通过移位加法替代传统乘法器，可在保持计算精度的同时，显著降低资源占用。本文将深入探讨这一优化技术的实现原理与工程实践。
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FPGA在DNN中的部署策略：从算法优化到硬件协同设计
在人工智能硬件加速领域，FPGA凭借其可重构计算架构和低延迟特性，成为深度神经网络（DNN）部署的核心平台。与传统GPU的固定计算流水线不同，FPGA通过动态配置硬件资源，可实现从卷积层到全连接层的全流程优化。本文将从算法级优化、硬件架构设计、协同设计方法三个维度，解析FPGA在DNN部署中的关键策略。
