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FPGA中AXI4-Stream协议数据对齐与TKEEP信号处理
在FPGA高速数据流设计中，AXI4-Stream（AXIS）是连接DMA、DSP和视频IP的“血管”。但很多工程师只关注TDATA和TLAST，却忽略了TKEEP信号，导致在非对齐数据传输时出现数据错位、CRC校验失败等隐蔽Bug。本文将详解TKEEP在数据对齐中的实战用法，帮你避开“最后一拍”的坑。
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Vivado HLS将C算法加速为FPGA IP核的流水线优化技巧
在FPGA开发中，Vivado HLS（High-Level Synthesis）是将C/C++算法转化为硬件IP核的利器。然而，未经优化的C代码综合后往往性能低下。流水线（Pipelining）是打破顺序执行瓶颈、将吞吐量提升数倍的核心手段。本文将详解三种流水线实战技巧，帮你从“软件思维”转向“硬件思维”。
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基于FPGA的PCIe Gen3 x4 Endpoint接口实现教程
在异构计算与高速数据采集领域，PCIe Gen3 x4 提供了接近 4GB/s 的理论带宽，是连接 FPGA 与 CPU 的“高速公路”。对于大多数开发者而言，XDMA（DMA/Bridge Subsystem for PCIe）是实现这一接口最高效的路径。本文将基于 Xilinx/AMD UltraScale 平台，手把手搭建一个稳定的 Endpoint 数据通道。
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FPGA时钟域交叉（CDC）的4种解决方案对比与选型
在FPGA开发中，时钟域交叉（CDC）是导致亚稳态和数据错乱的“头号杀手”。当信号从clk_a跨越到异步的clk_b时，若处理不当，轻则数据跳变，重则系统死锁。本文将对比4种最核心的CDC方案，帮你从“能用”进阶到“可靠”。
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工业总线协议：EtherCAT从站协议栈在FPGA+MCU架构下的实现与同步分发（Synch）机制
在工业伺服驱动与多轴运动控制系统中，EtherCAT凭借其纳秒级同步精度成为主流。为了兼顾协议处理效率与复杂控制算法的实时性，“FPGA（ESC）+ MCU（应用）”的双核架构已成为高性能从站设计的标准范式。本文将深入探讨该架构下协议栈的分工逻辑，以及实现高精度同步（Synch）的关键硬件机制。
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如何使用“收发器向导”和“IBERT”来设置用于光 10G 链路的 GTH 收发器，并评估链路质量
在本教程中，我将展示如何创建并使用适用于 Zynq Ultrascale+ XCZU4EV 中 GTH 传输器的示例项目。
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如何在 AUP-ZU3 Zynq UltraScale+ 上定制 LED 闪烁功能
另一个重要的学习要点是理解 Zynq 设备的系统级行为。由于该设计依赖于处理系统来提供时钟，因此必须对处理系统进行初始化，以便可编程逻辑能够正常运行。
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5.13深圳，米尔邀您参加安路科技AEC FPGA技术沙龙
为回馈广大开发者长期以来的支持，米尔电子将在本次展会现场举办福利活动，限时免费赠送15套MYD-YM90G开发板。诚邀各位行业伙伴与技术爱好者前往展台了解详情并参与领取。
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FPGA原厂工具利用：如何利用Xilinx UltraScale+的Smart Exploration功能优化布局布线
在FPGA设计流程中，布局布线阶段往往是决定设计成败的关键环节。特别是对于Xilinx UltraScale+这类高端器件，资源密度高、时钟网络复杂、时序要求严格，传统的实现策略往往难以满足高性能需求。Vivado Design Suite中的Smart Exploration功能，正是为解决这一难题而生的智能优化工具。
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异构计算加速：利用FPGA的DPU核进行AI目标检测的模型量化与部署流程
在边缘计算和实时视频分析领域，基于FPGA的异构计算平台凭借其高能效、低延迟特性，正成为AI目标检测应用的主流选择。Xilinx/AMD的DPU（深度学习处理单元）作为专用AI加速引擎，配合Vitis AI工具链，为从算法到硬件的全链路部署提供了高效路径。本文将深入解析从浮点模型到量化定点模型的关键转换，并详述在UltraScale+ FPGA上的完整部署流程。
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FPGA启动配置：QSPI Flash的双/四通道模式配置与加密比特流的烧录操作
在FPGA产品化部署中，启动配置的可靠性与安全性是核心考量。随着FPGA容量和设计复杂度提升，传统单线SPI模式的加载速度成为系统启动的性能瓶颈，而比特流的安全防护更是保护知识产权（IP）的关键。本文将深入解析Xilinx/AMD UltraScale+平台上QSPI Flash多通道模式的配置方法，并提供完整的AES-GCM加密比特流烧录实战流程。
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时序约束（Constraints）精讲：从SDC文件入手，解决FPGA设计中建立时间（Setup）违例的5种方法
在FPGA设计的时序收敛阶段，建立时间违例是最常见也最棘手的问题之一。当数据到达时间晚于时钟有效边沿的捕获时间，就会发生建立时间违例，直接影响电路的最高工作频率。本文将从SDC（Synopsys Design Constraints）文件的基础配置出发，深入剖析五种实战中最高效的解决方案，帮助工程师从根源上攻克时序难关。
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基于 Verilog 的 FIFO 设计
FIFO 设计并不罕见。我们能够找到大量相关信息，包括公开可用的代码。你认为在 2026 年，FIFO 设计仍然重要吗?是的，当然。FIFO(先进先出存储器)在基于现代 FPGA 的解决方案中仍然非常重要，这类解决方案要求在性能和功耗方面实现高效的硬件设计。此外，这也是那些有意成为 FPGA 领域的 RTL(寄存器传输级)/硅设计/工程师的人必须经历的关键设计步骤之一。我收到了很多关于通过 Verilog 编码进行设计的问题，现在正是把这些内容放在这里的绝佳时机。这只是个开始。
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故障注入与可靠性：FPGA模拟SEU与TMR设计实战
在航天电子、核能控制等高可靠性领域，单粒子翻转（SEU）已成为影响系统稳定性的头号威胁。某卫星通信项目曾因未考虑SEU效应，导致星上计算机在南大西洋异常区频繁死机。通过FPGA故障注入测试与三模冗余（TMR）设计，系统抗辐射能力提升1000倍，这一实践揭示了硬件可靠性设计的核心方法论。
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DDR控制器调优：破解FPGA外挂DDR带宽瓶颈的底层密码
在AI加速、4K视频处理等高性能计算场景中，FPGA外挂DDR的带宽利用率常成为系统性能的"阿喀琉斯之踵"。某自动驾驶芯片项目曾遭遇这样的困境：DDR4-3200理论带宽达25.6GB/s，但实际测试仅达14.2GB/s，带宽利用率不足55%。经过深入调优，最终将带宽利用率提升至82%，这一蜕变过程揭示了DDR控制器调优的三大核心维度。
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AI芯片架构：NPU在FPGA上的映射与脉动阵列实现
在AI芯片架构的演进中，NPU（神经网络处理器）与FPGA（现场可编程门阵列）的结合正成为边缘计算领域的重要突破。这种异构架构通过将NPU的专用计算能力与FPGA的可重构特性深度融合，在能效比、灵活性和实时性之间实现了完美平衡，尤其在自动驾驶、工业视觉等场景中展现出独特优势。
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FPGA原型验证系统中的多片互联与时钟分配：破解仿真加速的两大难题
在SoC设计进入10亿门级时代后，单片FPGA已无法满足原型验证的容量需求，多片FPGA互联成为必然选择。然而，跨芯片信号同步与时钟分配问题随之浮现，成为制约仿真速度的关键瓶颈。本文将结合实际案例，解析多片FPGA原型验证系统中的互联架构优化与时钟分配策略。
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RISC-V核在FPGA上的移植：调试陷阱与自定义指令扩展流程
在FPGA上移植RISC-V核并实现自定义指令扩展，已成为推动嵌入式系统创新的关键路径。这一过程既充满技术挑战，也蕴含着性能优化的巨大潜力。本文将结合实际案例，深入剖析调试过程中的常见陷阱，并阐述自定义指令扩展的完整流程。
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低功耗设计：FPGA的时钟门控与电源域管理实战
在物联网、可穿戴设备和边缘计算等电池供电场景中，FPGA的功耗优化已成为设计成败的关键。传统通过降低时钟频率或缩小器件规模降功耗的方法，往往以牺牲性能为代价。而时钟门控（Clock Gating）和电源域管理（Power Gating）作为两项核心低功耗技术，能够在不显著影响性能的前提下，实现30%-70%的功耗降低。本文将结合Xilinx Zynq UltraScale+和Intel Cyclone 10 GX平台，解析这两项技术的实战应用。
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FPGA资源榨取：利用DSP Slice实现高效矩阵乘法运算
在数字信号处理（DSP）和人工智能（AI）加速领域，矩阵乘法是核心运算之一。FPGA凭借其可重构特性，成为实现高性能矩阵乘法的理想平台。其中，DSP Slice作为FPGA中的专用算术单元，能够以极低功耗实现高吞吐量的定点或浮点运算。本文将深入探讨如何通过优化DSP Slice的利用，实现高效的矩阵乘法运算。
