FPGA
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跨时钟域处理的三种同步方案与工具实现对比
在FPGA/ASIC设计中，跨时钟域（CDC，Clock Domain Crossing） 是时序违例与功能Bug的高发区。单比特信号、多比特总线、脉冲需采用不同同步策略。本文给出三种经典CDC方案的RTL实现，并对比Synopsys SpyGlass CDC与Vivado Report CDC工具的检查能力差异。
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FPGA数字下变频（DDC）设计全流程与资源评估
在高速ADC采集系统中，数字下变频（Digital Down Converter, DDC） 负责将高中频采样信号搬移到基带（或低中频），并完成降采样（Decimation）与抗混叠滤波，是雷达、软件无线电接收链路的标配模块。本文基于Xilinx FPGA流程，走完从结构规划→RTL实现→仿真→资源评估的完整闭环。
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FPGA实现DDR4控制器的关键时序约束设置
在FPGA中例化DDR4 SDRAM控制器（如Xilinx MIG或Intel UniPHY）后，正确的时序约束（SDC）是让控制器通过时序签核、稳定跑在目标频率（如2400MT/s）的前提。很多"初始化失败"或"校准不通过"其实源于约束缺失或参数不匹配。本文聚焦DDR4控制器相关的关键SDC约束与配套配置要点。
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FPGA时序收敛失败的五大排查思路与解决方案
在FPGA开发中，“时序不收敛”（Timing Closure Failed）是让工程师最头疼的问题之一。当WNS（最差负余量）为负时，设计无法在目标频率下稳定运行。本文总结五大系统性排查思路，帮助你在Vivado/Quartus中快速定位并修复时序违例。
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FPGA中BRAM与URAM资源分配策略与性能优化
在Xilinx UltraScale+系列FPGA中，片上存储器分为BRAM（Block RAM）和URAM（Ultra RAM）两类。BRAM容量18/36Kb，URAM容量288Kb，但URAM延迟略高且占用更多布线资源。合理分配两者是平衡容量、时序与功耗的关键。本文总结BRAM与URAM的选型原则与优化策略。
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FPGA实现以太网MAC层的三种方案对比与选型
在FPGA网络中，以太网MAC（Media Access Control）负责CSMA/CD退避、帧校验（FCS）、与PHY通过MII/RGMII/SGMII接口交互。根据项目对灵活性、开发周期、资源的要求，通常有三种实现路径。本文基于Xilinx/Intel平台做横向对比与选型建议。
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如何在 AMD Kria™ KV2600 视觉AI入门套件上构建、部署和运行自定义硬件加速器应用程序
我最初在博客上发布了这个项目。在这里，我将更详细地讲解每一步。边缘端的硬件加速正在彻底改变我们处理计算机视觉、机器学习和高性能计算的方式。然而，弥合软件开发与FPGA硬件之间的鸿沟，往往令人感到任务艰巨。
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AMD Spartan FPGA 升级：更大、更智能、更可扩展、更安全
我们很高兴宣布，AMD Spartan UltraScale+ SU200P FPGA 将于 2026 年 7 月正式投入量产。SU200P 是 Spartan UltraScale+ 系列中规模最大、性能最强的器件，采用成熟的 16nm FinFET 工艺。它为 AMD 成本优化型产品组合带来了高 I/O、低功耗、灵活连接，以及支持 PQC CNSA 2.0 的先进硬件安全能力。
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如何使用Soan Papdi FPGA 搭建数字电路
Soan Papdidi 改变了这种体验。它是一款紧凑、易于上手的纯FPGA开发板——无需MCU，也无隐藏式微控制器，只需掌握原始的FPGA功能即可。该板配备8个DIP开关、8个LED灯和10个I/O引脚，非常适合用于学习和实验数字逻辑。
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DSP vs FPGA vs MCU：中等算力场景的选型决策树
当一个嵌入式项目进入方案设计阶段，工程师面临的第一个关键决策往往是：“该选什么芯片?” DSP、FPGA、MCU三者之间的边界在数据手册上看似清晰，但当面对中等算力场景——算力要求介于简单控制和超高性能计算之间的“灰色地带”——选型变得棘手。选错了，轻则项目延期、成本失控，重则整个方案需要推倒重来。
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免费送!米尔邀您共聚2026AEC FPGA技术峰会
作为领先的嵌入式处理器模组厂商，米尔将携安路FPGA核心板和开发板亮相。我们诚邀您共聚西子湖畔，一同探索FPGA技术在边缘计算、工业控制与AI加速等领域的最新技术突破与落地实践。
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FPGA并行CRC32算法优化：从串行到全并行的性能飞跃
在高速通信协议（如PCIe、10G Ethernet）中，传统的串行CRC计算是吞吐量瓶颈。并行CRC32通过将串行移位寄存器算法转换为组合逻辑，实现每个时钟周期输出CRC结果，是突破Gbps级带宽的关键。本文将详解从LFSR到全并行计算的优化路径。
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FPGA实现DDR4控制器：关键时序参数配置与调试方法
在FPGA高速数据采集或视频处理系统中，DDR4 SDRAM是扩展存储带宽的核心。然而，直接手写DDR4控制器状态机不仅复杂且极易出错。工程实践中，利用FPGA厂商提供的IP核（如Xilinx MIG或Intel EMIF）是唯一可靠的选择。本文将聚焦IP核配置中极易踩坑的时序参数与校准调试，帮你快速打通DDR4接口。
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利用现场可编程门阵列(FPGA)实现以太网交换机(ESC)串行数据的光纤通道串行协议(FCSP）
BLHeli_S — 这是较早且广泛使用的固件版本。它适用于赛灵思公司的 EFM8 8051 类型的微控制器。支持脉冲宽度调制(PWM)、单脉冲(OneShot)和双脉冲(DShot)输入协议。虽然不再进行积极开发，但仍能在数百万块电路板上找到使用。
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FPGA+DSP混合架构在三相电机FOC控制中的应用
在工业伺服与电动汽车驱动领域，三相永磁同步电机（PMSM）的高性能控制离不开磁场定向控制（FOC）。随着对转速精度与动态响应要求的提升，传统的单核MCU方案已显疲态。FPGA（现场可编程门阵列）与DSP（数字信号处理器）的异构混合架构，凭借其“软硬结合”的优势，正成为解决复杂电机控制难题的主流方案。
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RISC-V软核在FPGA上的Boot流程与UART驱动开发
在FPGA上构建RISC-V SoC时，从复位向量到串口打印“Hello World”的启动流程，是验证软核能否“自主呼吸”的关键。本文将基于常见的PicoRV32或VexRiscv软核，详解从硬件复位到软件驱动的完整链路，助你打通FPGA软核开发的“最后一公里”。
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FPGA数字下变频（DDC）设计：CORDIC与NCO的配合实现
在软件无线电（SDR）和雷达接收机中，数字下变频（DDC）是连接高速ADC与基带处理的关键桥梁。其核心任务是将高频宽带信号搬移到基带，并降低数据率。本文将详解如何利用NCO（数控振荡器）生成正交载波，并结合CORDIC（坐标旋转数字计算机）算法，在FPGA中实现高效、高精度的数字混频。
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FPGA中AXI4-Stream协议数据对齐与TKEEP信号处理
在FPGA高速数据流设计中，AXI4-Stream（AXIS）是连接DMA、DSP和视频IP的“血管”。但很多工程师只关注TDATA和TLAST，却忽略了TKEEP信号，导致在非对齐数据传输时出现数据错位、CRC校验失败等隐蔽Bug。本文将详解TKEEP在数据对齐中的实战用法，帮你避开“最后一拍”的坑。
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Vivado HLS将C算法加速为FPGA IP核的流水线优化技巧
在FPGA开发中，Vivado HLS（High-Level Synthesis）是将C/C++算法转化为硬件IP核的利器。然而，未经优化的C代码综合后往往性能低下。流水线（Pipelining）是打破顺序执行瓶颈、将吞吐量提升数倍的核心手段。本文将详解三种流水线实战技巧，帮你从“软件思维”转向“硬件思维”。
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基于FPGA的PCIe Gen3 x4 Endpoint接口实现教程
在异构计算与高速数据采集领域，PCIe Gen3 x4 提供了接近 4GB/s 的理论带宽，是连接 FPGA 与 CPU 的“高速公路”。对于大多数开发者而言，XDMA（DMA/Bridge Subsystem for PCIe）是实现这一接口最高效的路径。本文将基于 Xilinx/AMD UltraScale 平台，手把手搭建一个稳定的 Endpoint 数据通道。
