嵌入式

嵌入式AI裁剪为何反慢？算子怎么替？

剪掉参数后推理反而变慢，听起来矛盾，却很常见。嵌入式AI优化若只盯 FLOPs，不看硬件支持的算子形状，模型压缩会把规则计算改成低效搬运。

嵌入式AI数据为何漂移？样本怎么闭环？

首批样机识别稳定，量产后慢慢变差，常不是代码退化，而是现场数据分布换了形状。嵌入式AI若没有漂移观测和样本闭环，模型会在自己看不见的工况里失准。

零点对消LC谐振频率：控制环路设计中最关键的一步

在此前控制环路设计的讨论中，反复提到"将补偿零点对消LC谐振频率"是Type II和Type III补偿中最核心的操作。

Tcl脚本自动化Vivado工程管理的十个实用命令

在大型FPGA项目中，靠鼠标点选"Generate Bitstream"既低效又不可复现。Tcl（Tool Command Language）是Vivado的原生脚本语言，一条命令即可完成工程创建、IP配置、综合与比特流导出。本文提炼十个最高频使用的Tcl命令，帮你把Vivado流程完全脚本化。

Vivado HLS将C算法加速为FPGA IP的完整流程

在Xilinx FPGA开发中，Vivado HLS（High-Level Synthesis） 是把C/C++/SystemC算法“翻译”成RTL（Verilog/VHDL）并封装为可重用IP核的利器。相比手写RTL，它能显著缩短开发周期，且通过#pragma指令可精细控制并行度与接口。本文将按实际工程顺序，走完从C仿真到IP导出的完整流程。

嵌入式视觉应用：树莓派自平衡目标追踪机器人开发实践

树莓派Linux权限管理：文件权限、用户组实操讲解

树莓派多传感器组网：同时采集多路环境数据方案

TI CCS vs ADI CrossCore vs NXP MCUXpresso：DSP开发环境对比

三大DSP厂商各守一方，开发环境就是他们的兵器库。选错工具，不是效率低的问题，是根本打不了仗。以下从程序实现、环境架构、核心差异三个维度，把TI CCS、ADI CrossCore Embedded Studio(CCES)、NXP MCUXpresso扒开了讲。

DSP芯片选型的算法-架构-外设三级匹配模型

DSP芯片选型是一门“匹配的艺术”。数据手册上的主频、MAC单元数量、内存大小等参数，只有在与具体应用需求对齐时才具有意义。一颗拥有500MHz主频的DSP，若缺少应用所需的特定外设，仍可能导致方案失败;反之，一颗看似参数平平的DSP，若其架构特性恰好契合算法特征，却能释放出惊人的能效。

树莓派服务器安全加固：端口防护与访问权限设置实操方案

树莓派家庭NAS方案：文件共享、自动备份一站式搭建教程

用FreeRTOS实现毫秒级精准延时：vTaskDelay为什么不等于delay_ms？

在嵌入式开发中，延时函数几乎是每个工程师最早接触的API之一。裸机编程时，一个简单的`delay_ms(100)`就能让程序暂停100毫秒。转到FreeRTOS后，`vTaskDelay(100)`似乎也能实现类似效果。但许多开发者很快发现，`vTaskDelay(100)`实际延时往往不是精确的100毫秒——可能长出几个毫秒，也可能短那么一点。更让人困惑的是，同样的`vTaskDelay(100)`在不同任务或不同负载下的表现还不一样。

FreeRTOS在电机FOC电调中的应用：电流环、速度环与保护任务的优先级设计

FOC(磁场定向控制)算法将三相交流电机解耦为独立的励磁分量(Id)和转矩分量(Iq)，实现对电机转矩与转速的精准控制。为了在实时操作系统上高效运行这一算法，工程师必须回答一个问题：电流环、速度环和保护任务，谁的优先级最高?

DMA+ADC+定时器三联动：STM32FOC电流采样的零CPU占用方案

在STM32上实现FOC控制时，电流采样是最关键也最棘手的一环。传统做法是在ADC中断里读取数据、做变换、更新PWM，CPU在一个25kHz的控制周期内被完全占据。那么有没有办法让硬件自己把采样、传输、同步都搞定，CPU只在需要算FOC的时候才被唤醒?答案是DMA、ADC和定时器的三联动——一种让STM32硬件协同工作、实现零CPU占用的电流采样方案。