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IGBT与快恢复二极管：电力电子领域的黄金搭档

在现代电力电子系统的心脏地带，IGBT与快恢复二极管(FRD)犹如一对血脉相连的战友，缺一不可。

电源
2026-06-23

快恢复二极管
Boost升压型DC/DC转换器是电力电子领域最基础的电能变换拓扑

Boost升压型DC/DC转换器是电力电子领域最基础也最广泛应用的非隔离型电能变换拓扑

电源
2026-06-23

电能变换拓扑
电容触屏设计中的基线漂移抑制与校准操作流程

在投射式互电容/自电容触摸屏（Capacitive Touch Panel, CTP）中，基线（Baseline / Raw Offset）是感应电极无触摸时的固有电容值（数字化后为Raw Data）。温度变化、湿度、老化会导致基线缓慢漂移（Baseline Drift），若不及时跟踪校准，会产生误触（Ghost Touch）或死区（无响应）。本文基于MCU触控IP（如Cypress CAPSENSE™、STM32 TSC、Azoteq IQS）给出抑制策略与标准校准流程。

消费电子
2026-06-23

基线电容触屏
EDA功耗分析：RTL级估算与Gate级精度的操作差异

在数字芯片设计流程中，功耗分析贯穿RTL→综合→P&R各阶段。RTL级功耗估算（如Synopsys SpyGlass Power / PowerArtist）速度快但依赖统计模型；Gate级功耗分析（如PrimeTime PX / Cadence Voltus）基于真实网表与切换率，精度高但需后端数据。本文对比两者操作流程、精度差异与适用时机。

电子设计自动化
2026-06-23

EDA RTL
UWB定位系统中TWR算法实现与精度优化

在UWB（Ultra-Wideband）高精度定位中，双边双向测距（Two-Way Ranging, TWR / Double-Sided TWR）是消除标签与锚点间时钟偏移、获得纳秒级飞行时间（ToF）的主流方法。本文基于Decawave DW1000/DW3000寄存器模型，给出DS-TWR计算流程、时间戳处理要点及常见误差抑制手段。

通信技术
2026-06-23

UWB定位 TWR算法
5G NR物理层LDPC编码的FPGA实现要点

在5G NR（3GPP Rel.15/16）物理层，LDPC（Low-Density Parity-Check）码替代Turbo码成为数据信道的纠错编码，主要因为其高吞吐并行解码特性适配FPGA/ASIC流水线。与Wi-Fi中简化的LDPC不同，5G NR规定了两个BG（Base Graph）——BG1（高码率/大码块）与BG2（小码块/低码率），并采用准循环（QC-LDPC）结构。本文提炼FPGA实现的关键要点。

通信技术
2026-06-23

LDPC编码 5G NR
PLC与FPGA协同工作的Modbus通信实现方案

在产线设备中，PLC常作为主控单元负责工艺流程，FPGA作为高速算法加速/多路采集前端。两者之间通过Modbus RTU（RS485）或 Modbus TCP（以太网）互通，是成本与开发难度最平衡的协同方案。本文以西门子S7‑1200 PLC + Xilinx Artix‑7 FPGA（UART+FreeModbus）为例，讲清完整实现链路。

工业控制
2026-06-23

FPGA PLC Modbus
Tcl脚本自动化Vivado工程管理的十个实用命令

在大型FPGA项目中，靠鼠标点选"Generate Bitstream"既低效又不可复现。Tcl（Tool Command Language）是Vivado的原生脚本语言，一条命令即可完成工程创建、IP配置、综合与比特流导出。本文提炼十个最高频使用的Tcl命令，帮你把Vivado流程完全脚本化。

嵌入式分享
2026-06-23

Vivado Tcl脚本
一文详解STM32单片机Flash的读保护和写保护

在嵌入式产品的全生命周期里，STM32的Flash就像设备内部的“数字保险柜”，既存放着工程师熬夜写出来的核心固件代码，也保存着设备运行过程中积累的关键校准参数、用户配置数据。

技术前线
2026-06-23

单片机 STM32单片机
Vivado HLS将C算法加速为FPGA IP的完整流程

在Xilinx FPGA开发中，Vivado HLS（High-Level Synthesis）是把C/C++/SystemC算法“翻译”成RTL（Verilog/VHDL）并封装为可重用IP核的利器。相比手写RTL，它能显著缩短开发周期，且通过#pragma指令可精细控制并行度与接口。本文将按实际工程顺序，走完从C仿真到IP导出的完整流程。

嵌入式分享
2026-06-23

Xilinx FPGA Vivado

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